Simulink Design Verifier

Hauptmerkmale

  • Engines für die formale Analyse von Polyspace® und Prover Plug-In®
  • Erkennung von fehlerhafter Logik, Integer- und Festkommaüberläufen, Teilung durch Null und Verletzungen der Entwurfseigenschaften
  • Blöcke und Funktionen zur Modellierung funktionaler und sicherheitsspezifischer Anforderungen
  • Testvektorgenerierung aus funktionalen Anforderungen und Modellabdeckungszielen, einschließlich Bedingung, Entscheidung und Modified Condition/Decision, MCDC)
  • Eigenschaftenprüfung mit Generierung von Beispielen für Verletzungen zur Analyse und zum Debuggen
  • Unterstützung für Festkomma- und Gleitkommamodelle

Mit Simulink Design Verifier können Sie die Modellanalyse in der Simulink®-Umgebung durchführen. Damit können Sie Ihre Entwürfe verifizieren und Anforderungen frühzeitig validieren, ohne Programmcode generieren zu müssen. Daher können Sie während des gesamten Entwicklungsprozesses Verifizierungen und Validierungen durchführen. Die Modellanalyse mit Simulink Design Verifier ergänzt die Simulation, indem Sie Simulationsergebnisse als Eingaben für die Analyse mit formalen Methoden nutzen können.

Simulink Design Verifier unterstützt den zeitdiskreten Teilsatz von Simulink und Stateflow®, der in der Regel bei Entwürfen mit eingebetteter Steuerung eingesetzt wird.

Design error detection in a model using Simulink Design Verifier.
Entwurfsfehlererkennung in einem Modell mithilfe von Simulink Design Verifier. Der in Rot hervorgehobene Block weist einen Entwurfsfehler auf. Das in Grün hervorgehobene Subsystem wurde als korrekt bestätigt.
Weiter: Formale Methoden in Model-Based Design

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